从用于家养智能工做背载的新思小大型单片SoC到重大的Multi-Die系统，现古的科技芯片设念对于硬件战硬件验证提出了更小大的挑战。门的新思数目扩大到数十亿级别，若斥天者要念找出硬件战芯片缺陷与倾向的科技根去历根基果，所需的新思容量也慢剧删减。由于产物上市时候压力初终存正在，科技速率战容量成为对于验证系统的新思两小大闭头要供。

为了知足对于更小大容量战更快捷率的科技需供，新思科技整开硬件减速战本型验证系统，新思推出了新版本的科技ZeBu EP系列产物。新思科技ZeBu EP硬件仿真仄台为家养智能工做背载提供超快的新思硬件减速仄台，是科技硬件/硬件验证战功耗/功能阐收的幻念之选。HAPS-100 A12系统提供小大规模设念本型验证功能，新思由此进一步扩大了普遍的科技硬件辅助验证（HAV）产物组开，辅助斥天者降降设念危害，新思并确保重大设念可能约莫按预期运行。

正在本文中，咱们将进一步谈判ZeBu EP战HAPS-100 A12 FPGA的闭头用例，并介绍那些产物将若何辅助斥天者乐成设念兼具卓越灵便性、可扩大性战下效力的芯片。

ZeBu EP系列的闭头用例

随着电子产物日益智能化，硬件正在底层设念中发挥着愈去愈尾要的熏染感动。对于硬件界讲的系统而止，硬件战硬件务需供以总体格式协同设念，此时斥天者同样艰深从需供反对于的硬件工做背载进足，而后构建芯片去知足硬件战系统圆里的需供。

新思科技新宣告的ZeBu EP系列仄台反对于残缺验证用例，好比闭头的硬件/硬件验证，同时也提供了更快的运行速率。以家养智能SoC为例：此类架构具备专用编译器，斥天者必需确保硬件货仓能同样艰深工做。一旦硬件做出救命，用于将家养智能模子映射到硬件的编译器也必需随之修正。此外，必需验证闭头接心可可正在外部情景同样艰深工做。此时，即可回支基于硬件减速器的硬件/硬件验证。硬件减速器经由历程模拟硬件的动做，提供了传神的测试情景，以便正在不操做物理器件的条件下评估硬件将若何与硬件交互。经由历程及早测试硬件代码，斥天者可能延迟匹里劈头检测战处置代码中的短处。增减速率适配器后，硬件减速器可能约莫以远实时的速率运行，从而更深入天体味系统正在事实下场目的系统情景中的真践施为。

ZeBu EP系列硬件减速器可能约莫小大隐身足的此外一个闭头用例是功耗/功能阐收。回到家养智能SoC的例子，经由历程硬件减速对于芯片的专用编译器妨碍劣化后，斥天者便可能改擅器件的功耗与功能。由于硬件减速反对于正在接远真正在的工做条件下对于系统妨碍测试，斥天者可能体味不开的工做背载战操做处景对于功耗与功能的影响，并吸应天劣化设念。与上一个用例同样，斥天者也可能延迟匹里劈头检测战处置存正在的问题下场。

HAPS-100 A12 FPGA的闭头用例

HAPS-100 A12 FPGA本型验证仄台是HAPS系列中容量战稀度超下的一款系统，兼具牢靠互连战灵便互连特色，且回支了机架不战型设念。正在对于Multi-Die系统战小大型SoC等需供良多FPGA的小大型设念妨碍本型验证时，那款快捷真止仄台特意实用。与上一代产物HAPS-100 4 FPGA仄台同样，HAPS-100 A12 FPGA仄台也可能约莫抵达很下的调试效力，并反对于扩散式验证团队的多设念、多用户布置。

对于小大型设念而止，构建小大型本型系统的老本高昂，而且随着模子不竭变小大，模子构建时候逐渐易以展看，而且需供小大量的算力老本。模块化HAV流程可提供更下效、更真践的交流妄想。经由历程正在HAPS-100 A12 FPGA仄台上操做模块化HAV流程，验证斥天者可能先为单个裸片构建战劣化本型模子，而后竖坐该模子以用于单裸片或者多裸片硬件，而无需真止多个名目。

经由历程正不才功能HAPS本型验证仄台上凭证真践接心沙场景验证咱们的Multi-Die设念，咱们可能约莫及早劣化设念，缩短构建时少，并后退下场的可展看性。具备开用于不开本型模子的通用硬件仄台象征着，咱们可战时切换小大模子战小模子之间操做的硬件，同时削减所需的算力战存储老本，而且可能约莫凭证咱们的需供沉松快捷天妨碍扩大。

Lam Ngo

微硬尾席工程师

家养智能芯片设念验证的捷径

目下现古，智好足艺无处不正在，芯片设念愈减重大，斥天者也收现了一些怪异的格式去知足带宽战功能需供，进一步发挥摩我定律的价钱。正在何等的布景下，不论是设念小大型家养智能SoC借是Multi-Die系统，ZeBu EP战HAPS-100 A12 FPGA仄台等HAV处置妄想皆能提供所需的速率、容量与灵便功能。有了何等的抉择，斥天团队便可能解脱硬件的限度，仅凭证名目需供去抉择操持验证老本的格式。

(责任编辑：深度故事)

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